1、硕士或以上学历；
2、电子、通信、导航、计算机等相关专业；
3、熟练掌握 verilog 进行RTL设计，有工作设计经验优先；
4、熟练使用vivado、modelsim等开发仿真工具，熟练使用synopsys综合、代码检查、一致性检查等工具。
5、具有良好的沟通能力，较强的协调能力，以及团队合作意识。
1、从事通信\导航类算法的ASIC实现；
2、定义模块需求、编写设计文档，独立完成模块设计；
3、独立完成模块的自验证，资源和时序分析；
4、负责芯片代码的DC综合、代码检查、功耗优化等
5、完成模块级验证和系统级验证；
6、辅助团队完成基于FPGA的芯片原型开发和调试。
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